VHDLで回路を記述していますが、クロックスキューが心配です。 全部の回路をクロックの立ち上がりエッジで動作させると、FPGA内部のクロックスキューによっては異常動作することがあり得ると思うのですが、どうでしょうか。 よ … 続きを読む
そろそろど素人による「プログラマから見たVHDLの難所」みたいもの書いてもいいかな、と考えています。 何かを書き記すにはレベルが低すぎるのですが、今感じていることはやがて消えていきますので。
VHDLを使って気になっていたことがあるのでちょっと実験してみました。
気になっていた事というのは、「コンポーネントとして設計した部品のデータ幅を使用時に変えることが出来るか」という点です。たとえば、DDSをコンポーネントとしたときに、利用する度に12bit, 16bitのようにかえられるでしょうか。
VHDLの学習環境がととなったので、再び少しずつ前に進めることにしました。 とりあえずDDSを作りたいのですが、そうなると三角関数の実装が必要です。CORDICなり、DSPでよく使った三角関数の公式とテーブル･ルックアッ … 続きを読む
MAX10にはDSPブロックと称して18×18のハードウェア乗算器が搭載されています。 調べてみたところ、この乗算器は2分割して二つの9×9ハードウェア乗算器としても使えます。BeMicro MAX1 … 続きを読む
UbuntuでVHDL編集を楽にするために、Eclipse Verilog Editorを導入してみました。 EclipseのNew Software Install…機能にも対応しているとのことですが、Ub … 続きを読む
高速なUSBメモリ、Sandisk Extreme USB 64GBにAltera Quartus Primeをインストールしました。 Extreme USBは2012年登場ですが、おそらく同価格帯では今でも最速です。発 … 続きを読む