Archive for 'VHDL' Category

unresolvedなsigned型ポートへのリテラル代入

By 酔漢 - Last updated: 土曜日, 10月 1, 2016

VHDLでCORDICを書いていますが、下位のエンティティのテスト・ベクターを作るC++プログラムがようやく軌道に乗りました。 テスト・ベクターを安定して記述できるようになり、diffの結果としてテストを見ることが出来る […]

std_logic_vector型と整数型の変換

By 酔漢 - Last updated: 日曜日, 9月 18, 2016

VHDLのstd_logic_vector型と整数型の間の変換について調べました。調べ終わったあとは何もかもすっきりして澄み切った視界を手に入れたような気分です。 結論から言えば、VHDL言語はstd_logic_vec […]

コマンドラインでのVHDLシミュレーション

By 酔漢 - Last updated: 日曜日, 9月 11, 2016

Altera Quartus Prime 16.0同梱のModelsimを使って、Ubuntu 16.04の上でVHDLによる回路のコンパイルとシミュレーションを行いました。 Quartus Primeによる回路のコンパ […]

Eclipse Verilog Editor

By 酔漢 - Last updated: 土曜日, 9月 10, 2016

UbuntuでVHDL編集を楽にするために、Eclipse Verilog Editorを導入してみました。 EclipseのNew Software Install…機能にも対応しているとのことですが、Ub […]

トップ・レベルの作成とPin Planner

By 酔漢 - Last updated: 木曜日, 1月 14, 2016

VHDLで記述するのはあくまで回路内部の動作です。したがって記述した回路と外の世界、具体的にはFPGAのピンを何らかの方法で接続しない限り、記述した回路は実体として動作しません。 この、結合の役割を果たすのがVHDL側で […]

VHDLの文法が酷い

By 酔漢 - Last updated: 木曜日, 1月 14, 2016

Twitterで、「このくらいにしておく」と宣言したので蒸し返すようですが、ちょっと調べたことを書いておきます。VHDLの文法が酷いです。というか、これは80年代前半頃のアメリカコンピュータ科学がいかにコンピュータ言語の […]

VHDLシンタックス・ハイライティング

By 酔漢 - Last updated: 火曜日, 1月 12, 2016

WordPress用のEnlighter Pluginのテストをかねて、冬休みの間に作ったVHDLコードを貼り付けます。

Quartus PrimeによるVHDLテスト・ベンチの自動生成

By 酔漢 - Last updated: 月曜日, 1月 11, 2016

FPGA開発環境は初めてとあって、いろいろ躓きながら実験しています。 以下、メモ代わりに。仕様ソフトは Quartus Prime 15.1 Lite Edition, update 1です。