VHDLでCORDICを書いていますが、下位のエンティティのテスト・ベクターを作るC++プログラムがようやく軌道に乗りました。 テスト・ベクターを安定して記述できるようになり、diffの結果としてテストを見ることが出来る … 続きを読む
VHDLのstd_logic_vector型と整数型の間の変換について調べました。調べ終わったあとは何もかもすっきりして澄み切った視界を手に入れたような気分です。
結論から言えば、VHDL言語はstd_logic_vector型と整数型の間の自動変換をしません。
Altera Quartus Prime 16.0同梱のModelsimを使って、Ubuntu 16.04の上でVHDLによる回路のコンパイルとシミュレーションを行いました。
Quartus Primeによる回路のコンパイルとシミュレーションは春頃にすでに行っています。しかし、あれはすべてGUIアプリケーションによるものです。実際に何らかのアプリケーションをVHDLで開発するとなると、執拗にテストを走らせなければなりません。その場合、テストは自動化すべきで、結果的にコマンドラインからのコンパイルとシミュレーションが必要になります。
先週ちょこちょこと再構築したVHDL処理環境を使って、週末にこの目標に挑戦しました。なお、実行するコマンドライン等はネットで調べた知識とマニュアルで調べた知識のごった煮になっています。あまり参考にならないでしょう。
UbuntuでVHDL編集を楽にするために、Eclipse Verilog Editorを導入してみました。 EclipseのNew Software Install…機能にも対応しているとのことですが、Ub … 続きを読む
VHDLで記述するのはあくまで回路内部の動作です。したがって記述した回路と外の世界、具体的にはFPGAのピンを何らかの方法で接続しない限り、記述した回路は実体として動作しません。
この、結合の役割を果たすのがVHDL側ではトップ･レベルと呼ばれるエンティティで、Quartus Prime側ではPin Plannerと呼ばれるツールです。
Twitterで、「このくらいにしておく」と宣言したので蒸し返すようですが、ちょっと調べたことを書いておきます。VHDLの文法が酷いです。というか、これは80年代前半頃のアメリカコンピュータ科学がいかにコンピュータ言語の文法に無頓着だったかという話です。
WordPress用のEnlighter Pluginのテストをかねて、冬休みの間に作ったVHDLコードを貼り付けます。
FPGA開発環境は初めてとあって、いろいろ躓きながら実験しています。
以下、メモ代わりに。仕様ソフトは Quartus Prime 15.1 Lite Edition, update 1です。