年: 2016年

VHDLの個人用パッケージとそのテスト・スイートを作りました。 テストしていると「こうするともっと汎用的になる」「こうするともっと便利になる」とアイデアが浮かんできます。ただ、それが本当に必要な工夫なのかは別の話なんです … 続きを読む

最近VHDLによる開発を勉強する環境について考えています。 現在は、VMwareによるLinux環境をあちこちに仕込み、渡り歩いて使っています。例えば、自宅のデスクトップ、自宅のラップトップ、持ち歩き用のUSBメモリ等で … 続きを読む

VHDLで書いているCORDICですが、あと一箇所修正したいところがあります。 現在CORDICアルゴリズムの精度に影響する段数に関してはgenericとして指定できるようになっています。一方、直接の演算精度であるbit … 続きを読む

VHDLのコードを整えています。 開発時に書き込んだデバッグ用の覚え書きなどを消しつつ、コメントを意味のある物に変更。変数名もあとから見直すとへんてこな物がありますのでこれを変更。 もうちょっと整えたいところもあります。

ちょっと考えることがあって、コメント形式をいじってみました。テスト･ベクター生成プログラムです。 もともと、コメントは各行の右に書いていました。 こうしてみると、上に書いた方が遙かに合理的ですね。まぁ、わかりきったことで … 続きを読む

VHDLによるCORDICは、精度検証そっちのけで書き換えを続けています。リファクタリングを越えてインターフェースや階層構造、果ては根幹にかかわる構造まで書き換えていますので、全面刷新に近いです。 普通はこれだけ大規模な … 続きを読む

昨晩は久しぶりに趣味で夜更かししました。 VHDLによるSINCOS CORDICの記述も大詰めです。まだ精度検証までいっていませんが、C++によるモデルとVHDLによるデザインの実行結果を常につきあわせているので、わり … 続きを読む

通常はmodelsimのvsimをコマンドラインだけで使っています。 テストベクターを読んで計算結果を返すだけなのでこれで構わないのですが、今日作業した分で大量の警告が出力されるようになりました。調べたところ、信号が不定 … 続きを読む

VHDLでconstantの配列を宣言した場合、それが1ポートのROMではなく、ばらばらの場所に置かれる単なる1,0の固定値になるという自信を持てるようになるには、まだまだ経験が足りません。

doxygenがVHDLに対応していたので使ってみたのですが、期待外れでした。 全体的に「ドキュメントにならない」という印象です。具体的にどこが、と言われると困るのですがドキュメント化してほしいところがドキュメントできな … 続きを読む