クロック・エッジ

By | 2016年10月12日

昨晩は久しぶりに趣味で夜更かししました。

VHDLによるSINCOS CORDICの記述も大詰めです。まだ精度検証までいっていませんが、C++によるモデルとVHDLによるデザインの実行結果を常につきあわせているので、わりといい感触です。

昨晩のこっていたのは、パイプラインの挙動です。VHDLだけリセット結果がフラッシュされた最初のデータがゴミでした。このゴミの分だけパイプラインがずれています。

ここをきちんとモデルが表現できていない点を問題視しています。ゴミと言ってもUやXが出力されるわけではないため、パイプラインの長さが変るような妙な事が起きているのだと思います。

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