酔漢

genericでstd_logic_vectorの幅をコントロールする

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VHDLを使って気になっていたことがあるのでちょっと実験してみました。

気になっていた事というのは、「コンポーネントとして設計した部品のデータ幅を使用時に変えることが出来るか」という点です。たとえば、DDSをコンポーネントとしたときに、利用する度に12bit, 16bitのようにかえられるでしょうか。

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VHDLでの計算

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試しにCORDICの実装を試みています。 CORDICはサブモジュールの繰り返しからなるため、サブモジュールを手始めに実装しています。これが難しい。ネットで調べてみると、stl_logic_arithではなく、numer … 続きを読む

三角関数の実装について

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VHDLの学習環境がととなったので、再び少しずつ前に進めることにしました。 とりあえずDDSを作りたいのですが、そうなると三角関数の実装が必要です。CORDICなり、DSPでよく使った三角関数の公式とテーブル･ルックアッ … 続きを読む

MAX10のDSP乗算器

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MAX10にはDSPブロックと称して18×18のハードウェア乗算器が搭載されています。 調べてみたところ、この乗算器は2分割して二つの9×9ハードウェア乗算器としても使えます。BeMicro MAX1 … 続きを読む

コマンドラインでのVHDLシミュレーション

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Altera Quartus Prime 16.0同梱のModelsimを使って、Ubuntu 16.04の上でVHDLによる回路のコンパイルとシミュレーションを行いました。

Quartus Primeによる回路のコンパイルとシミュレーションは春頃にすでに行っています。しかし、あれはすべてGUIアプリケーションによるものです。実際に何らかのアプリケーションをVHDLで開発するとなると、執拗にテストを走らせなければなりません。その場合、テストは自動化すべきで、結果的にコマンドラインからのコンパイルとシミュレーションが必要になります。

先週ちょこちょこと再構築したVHDL処理環境を使って、週末にこの目標に挑戦しました。なお、実行するコマンドライン等はネットで調べた知識とマニュアルで調べた知識のごった煮になっています。あまり参考にならないでしょう。

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Alt mode

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​USB Type-C のホストはalt modeを複数持つことができますが、機器の側はalt modeを複数持つことができるのでしょうか？ ​ 現在、alt modeとしてはDisplay Port、MHL、HDMIが … 続きを読む