だいぶ落ち着いてきた

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VHDLによるCORDICの実装は、だいぶ落ち着いてきました。

当初VHDLの習得をかねて初めたCORDICの実装ですが、現状では以下のような感じです。

  • 32bit幅までの構成可能なワード幅
  • 32段までの構成可能なワード幅
  • C++モデル
  • スクリプトによるモデルとシミュレーション結果のつきあわせ
  • DoxygenによるC++/VHDLコメント

盛りだくさんですね。個人用のgitリポジトリにコミットしながら作っているのですが、そろそろタグを打って精度検証にうつってもいいかなと思っています。

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