Archive for '日記' Category

クロックのスキューが心配(2)

By 酔漢 - Last updated: 火曜日, 9月 27, 2016

昨日のエントリにChuckさんからコメントを頂きました。 ↑クロックでデータの入力、(組み合わせ回路)演算開始、次の↑クロックで演算結果確定 これは「次の↑クロックでは前の演算結果が確定していて、それがそのまま出力してい […]

クロックスキューが心配

By 酔漢 - Last updated: 月曜日, 9月 26, 2016

VHDLで回路を記述していますが、クロックスキューが心配です。 全部の回路をクロックの立ち上がりエッジで動作させると、FPGA内部のクロックスキューによっては異常動作することがあり得ると思うのですが、どうでしょうか。 よ […]

難所

By 酔漢 - Last updated: 金曜日, 9月 23, 2016

そろそろど素人による「プログラマから見たVHDLの難所」みたいもの書いてもいいかな、と考えています。 何かを書き記すにはレベルが低すぎるのですが、今感じていることはやがて消えていきますので。

VHDLの型変換

By 酔漢 - Last updated: 火曜日, 9月 20, 2016

週末はVHDLの型変換について調べていました。 だいぶわかってきたのですが、もう一押し、と思っていたところすばらしい解説を見つけました。VHDL Type Conversionにはビット・ベクトルと数値の間の変換をまとめ […]

genericでstd_logic_vectorの幅をコントロールする

By 酔漢 - Last updated: 月曜日, 9月 19, 2016

VHDLを使って気になっていたことがあるのでちょっと実験してみました。 気になっていた事というのは、「コンポーネントとして設計した部品のデータ幅を使用時に変えることが出来るか」という点です。たとえば、DDSをコンポーネン […]

VHDLでの計算

By 酔漢 - Last updated: 土曜日, 9月 17, 2016

試しにCORDICの実装を試みています。 CORDICはサブモジュールの繰り返しからなるため、サブモジュールを手始めに実装しています。これが難しい。ネットで調べてみると、stl_logic_arithではなく、numer […]

三角関数の実装について

By 酔漢 - Last updated: 木曜日, 9月 15, 2016

VHDLの学習環境がととなったので、再び少しずつ前に進めることにしました。 とりあえずDDSを作りたいのですが、そうなると三角関数の実装が必要です。CORDICなり、DSPでよく使った三角関数の公式とテーブル・ルックアッ […]

MAX10のDSP乗算器

By 酔漢 - Last updated: 火曜日, 9月 13, 2016

MAX10にはDSPブロックと称して18×18のハードウェア乗算器が搭載されています。 調べてみたところ、この乗算器は2分割して二つの9×9ハードウェア乗算器としても使えます。BeMicro MAX1 […]

Eclipse Verilog Editor

By 酔漢 - Last updated: 土曜日, 9月 10, 2016

UbuntuでVHDL編集を楽にするために、Eclipse Verilog Editorを導入してみました。 EclipseのNew Software Install…機能にも対応しているとのことですが、Ub […]

Extreme USB 64GBにQuartusを入れた

By 酔漢 - Last updated: 金曜日, 9月 9, 2016

高速なUSBメモリ、Sandisk Extreme USB 64GBにAltera Quartus Primeをインストールしました。 Extreme USBは2012年登場ですが、おそらく同価格帯では今でも最速です。発 […]